`timescale 1ns / 1ps

module tb_fifo_rw();

reg sys_clk;				//系统时钟
reg sys_rst_n;				//系统复位，低电平有效

//信号初始化
initial begin
	//初始复位
	sys_clk = 1'b0;
	sys_rst_n = 1'b0;
	#100
	sys_rst_n = 1'b1;
end

//产生时钟
always #20 sys_clk = ~sys_clk;

//例化需要仿真的IP核
fifo_rw tb_fifo_rw_inst0(
	.sys_clk(sys_clk),					//系统时钟
	.sys_rst_n(sys_rst_n)				//系统复位，低电平有效
);

endmodule
